2020年秋招中，笔者参加了许多公司的数字IC类岗位招聘，积累了丰富的笔面试经验，将为大家带来最全面的数字IC求职前、后端知识分享。在对面试过程进行详细复盘后，我们分别整理了各个公司的 面经供牛客网的同学们参考，也欢迎大家在评论区交流讨论！
岗位：芯片开发工程师——数字IC实现岗
工作地：上海
1、自我介绍；
2、研究生在校项目，研究内容大概在国内外处于什么水平？
3、更感兴趣芯片设计中的哪部分工作？有了解综合STA相关的内容吗？
4、综合主要做哪些内容，关注的重点是哪些？
5、综合中的SDC是个很核心的部分，对SDC有哪些了解？
6、为什么要设置max_transition约束？
（1）cell的延时是根据input transition和output load进行计算的，较大的input transition会影响cell的延时；同时寄存器的setup/hold时间和clk、data的transition有关，寄存器的延时和clk的transition也有关系。因此，transition time会影响到整个设计的timing质量，必须对max_transition做相应的约束；
（2）cell的输入在transition时间内PMOS和NMOS会出现同时导通的情况，transition时间越长，其功耗就会越大。Cell的internal power是通过对input transition和output load查表得到，input transition会影响到cell的power。因此，需要对max transition进行约束以确保设计的功耗不致过大。7、transition会影响switch power吗？
Switch power主要和负载电容、翻转率、电源电压有关。动态开关功耗只考虑电路处于开关状态寄生负载电容所引起的功耗，与输入信号的上升时间和下降时间无关。8、电路中同步->异步->同步的情况，怎么设置约束？
STA只对同步电路进行分析，对于异步电路可以设置false path，不对其进行STA分析；对于异步复位的情况，可以设置recovery/removal检查。9、同步器会有一个MTBF指标，在电路或器件上采取哪些措施可以保证MTBF较大？
从器件角度考虑的话，寄存器的setup/hold时间越小，MTBF越大，因此可以选用更快的触发器来增大MTBF。
10、两级触发器组成的同步器，除了要保证满足setup/hold时间外，两个触发器之间还可以采取哪些优化措施？在满足setup/hold条件下，同步器的两级触发器间的延时是不是越小越好？
11、两级触发器组成的同步器的第一级FF与前一级clock domain输出的时序约束怎么设置？
12、提问环节。
全部评论
(0) 回帖