签约南京紫光展锐，SP

2020.12.7 接到华为南研所 OC

2020.12.15 华为招聘刷出OD

2020.12.30 通知次日去南研所线下签约

违约去 华为CBG 14A

华为 【CBG 南研所 14A 接收】

手撕代码部分：
（1）对1bit的脉冲信号进行展宽，转为32bit位宽，并产生有效信号；
（2）统计输入[7:0]data_in中1的个数，要求优化资源的使用
（3）在快慢关系不确定的两个时钟域中进行数据交互，写出跨时钟域的办法
（4）四分频电路的RTL Coding
（5）写出五分频电路的RTL Coding，并画出对应的电路图
（6）循环序列的产生-产生0123456776543210的循环输出序列
（7）设计一个矩阵转置电路，以4x4为单位，将输入数据转置后输出；输入输出接口速率4Byte/cycle，4个cycle完成一个4x4矩阵的输入输出；要求输入接口不阻塞
（8）异步FIFO空/满信号产生部分的RTL代码
（9）M/N分频电路，其中要求M N可实时配置
（10）饮料机的RTL设计
面试问题部分：
（1）使用过什么仿真工具？Testbench是否是自己搭建的？
（2） 除了人肉看波形外，还有什么验证正确性的办法？
（3）了解跨时钟域的方法吗？
（4） 单bit信号也需要做握手交互吗？不需要做？那如果出现采不到的情况怎么办？
（5）项目中使用的UART的波特率是多少？是否足够支持数据通信？质疑能否发挥出基带完全的性能
（6） SOC项目中使用的工艺库和时钟频率？
（7）测试设备的设计思想？

中兴【收到OFFER，懒得去南京洽谈】
同实验室南京洽谈，15k*15

（1）对转验证岗位的想法？
（2） FIFO验证的技术点有哪些？
（3） 一个帧头可配置的电路，怎样在慢速时钟情况下，检测串行输入数据；怎么在高速时钟情况下，检测并行输入数据？
（4）一个1GHz的时钟，并行输入一个[31:0]data_in的数据，帧头为8bit已知待检测，需要检测帧头到来的位置，并输出位置和有效信号
（5）如果你和同事同时开发一个项目，你们的技术相互不了解，他技术过关，但为人拖沓，不催不动，你怎么办？
（6）在开发过程中，你的领导、同事无法提高帮助，在网上也找不到相关的资料，你怎么办？
（7）Spyglass主要考察什么？
（8）为什么要优化关键路径？怎么进行跨时钟域？
（9）你所了解的IC设计流程和IC工艺流程有哪些？

复旦微

（1）简历中的项目任选其一，在完成项目时遇到的困难？
（2）项目三是一个SOC项目，具体是什么内容？
（3）对复旦微了解多少，对工作地点和工作岗位有什么要求

中科芯/58所 【收到OFFER，已拒】
12k*14，12+11%公积金，base 无锡

（1）介绍你简历中与数字IC设计相关的项目
（2）自己完成的代码行数有多少？
（3）阻塞赋值和非阻塞赋值的区别是什么？
（4）项目中采取的FIFO深度是多少，为什么？
（5）项目一中的时钟频率是多少，从项目一中学到什么？
（6）项目一的最后结果是什么？
（7）项目三采取的工艺库是什么？
（8）仿真工具使用的是什么？
（9）DC流程是什么？时序约束做哪些内容？怎么看clock report的报错？
（10）怎么看关键时钟路径？
（11）前端设计在做完RTL后还需要做什么工作，了解后端需要做的工作吗？
（12）对58所有什么了解，对工作地点有什么要求？还面试哪几家公司？

晶晨半导体

（1）UART的实现方法，是采用数据插入还是SILP算法？
（2）算法设计的项目需要使用FPGA实现吗？
（3）AHB的仲裁是怎样工作的？slave的xSEL信号是怎样产生的？
（4）接受上海作为工作地点吗？

英伟达

（1）当READY信号因为时序问题有一个cycle的延迟时，怎么保证数据传输正确
（2）会什么编程语言？除了Verilog，会SystemVerilog吗？对SystemVerilog的理解
（3）SRAM的种类有哪些？双端口实现有什么缺点？SRAM和LUT的异同，怎么选择，为什么？
（4）100个数据100个cycle写，写后休息100个cycle，2个数据2个cycle读，读后休息2个cycle，计算一下需要的FIFO深度
（5）同步复位和异步复位的优缺点
（6）你在RTL中怎么选用if-else和case？
（7）你在RTL中case casex casez在什么情况下会使用？
（8）异步FIFO怎么实现？当读写地址相同怎么办，如果使用格雷码发生亚稳态，应该怎么办？
（9）状态机有哪几种？
（10）对低功耗设计有多少了解？有哪些低功耗设计方法，使用门控时钟对slack有什么影响 ？
（11）能否接受岗位调动，如IC使用C做或使用SV做验证
（12）对工作地点的看法

创发科

（1）怎么保证UART RX接收正确，万一接收到的数据是毛刺呢？
（2）同步、异步FIFO的区别，在设计中有哪些不同？
（3）为什么使用格雷码，格雷码一定能有效保证一次只变化1bit吗？如果布线延迟影响了格雷码的输出怎么办？
（4）在IC流片后发现调整频率都无法解决问题，使用热风枪吹到70度后问题解决，问题出在了哪？
（5）在IC流片后发现频率调快后出现问题，问题出现在哪？
（6）了解MMU Cache TCP/IP相关的知识吗？

紫光展锐【SP 20K*15 接收，违约】

（1）采用的时钟是否同源？
（2）对跨时钟域的了解？
（3）有没有自己设计过FIFO？
（4）SOC综合后的功耗、面积
（5）LVT HVT的选择

格科微电子 【收到OFFER，已拒】
（16+1）k*15

（1）介绍项目，对笔试题提问，笔试题等公众号后续

盛科科技

（1）项目中的FIFO深度多少？会不会出现FIFO永远不够深的情况，为什么？
（2）同时可以摊两个饼，一次一面一分钟，一共101张饼，需要多久？
（3）项目中遇到的难点
（4）FIFO空满信号产生的三种方法
（5）画出格雷码跨时钟域的电路图
（6）智力题：时分钟指针的追击重合问题

瑞晟微

（1）慢时钟采快时钟怎么处理？
（2）计算有符号数+无符号数的位宽？
（3）怎么完成跨时钟域设计
（4）为什么格雷码可以跨时钟域？
（5）SRAM和eFlash控制器的接口(input output)有什么不同

长江存储

（1）对转验证的看法？
（2）FIFO、SRAM、eFlash验证点有哪些
（3）学过哪些课程，MOS管的IV曲线，VDS、VGS怎么画
（4）MOS管重要的四个端口分别是什么？

兆芯

（1）写出半加器的真值表，画出其电路图
（2）异步FIFO的实现
（3）画出一个11011序列检测的状态机的状态转移图和RTL代码

美满

一面
Q1：自己设计的Verilog的代码行数？
Q2：自己编写的Testbench?
Q3：是否会 fix FPGA的时序问题？
Q4：关于自己设计的UART的细节问题，画出UART的TX/RX通信交互的波形，进行解释。
Q5：FIFO异步处理的方法，为什么要设置FIFO深度，以及设置具体深度的原因？
Q6：是否会使用状态机？
Q7：手撕一段二分频的代码
二面
Q1：在DC过程中，向DC工具输入了哪些文件？
Q2：这些文件是软核还是硬核，以什么形式存在？
Q3：时序约束有哪些？怎么设置时序约束？为什么要设置时序约束？
Q4：你所了解的低功耗设计方法？
Q5：在SOC中，Slave和Master应该如何协同工作？
Q6：请画出常见的gating clock的结构
Q7：为什么使用latch时，clk要反向接入？
Q8：从PIN脚接入RESET信号，怎么做比较可靠？
三面
Q1：有无异步FIFO的设计经验？
Q2：在一个异步FIFO中，FIFO深度为16，那么读写地址指针的位宽应该是多少？
Q3：在读写地址做跨时钟域处理时，应该怎样转换？
Q4：FIFO会不会存在假空假满的情况呢？
Q5：会使用MATLAB吗？