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TimeAmber
编辑于 2020-09-26 06:32
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兆芯数字设计面经

兆芯数字IC设计面经


## 一面(约30Min)

自我介绍3Min+项目20Min+问题5Min+聊天5Min

1. FPGA设计流程是什么,数字IC的设计流程是什么,两者有什么区别和共同点;

2. 异步时钟处理的方法有哪些,怎么设计一个异步FIFO,设计异步FIFO需要注意什么,你在项目中的什么情况下需要在两个时钟域内同步数据;

3. 组合电路和时序电路的区别是什么,加法器是组合电路还是时序电路,怎么设计一个8位加法器;

4. 在项目中遇到什么时序问题吗,你是怎么解决的,你对时序是怎么理解的(不知道);

5. 常见的低功耗设计有哪些。

## 二面(约50Min)

自我介绍3Min+项目30Min+问题5Min+手撕代码15Min

1. 分频电路怎么实现的;

2. 手撕代码:写一个序列流检测模块(没写出来Orz);

3. 做题:电路路径延迟导致的毛刺处理方式;

4. 做题:异步时钟域同步信号出现的问题

## HR面

HR面很普通

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