1. 阻塞赋值和非阻塞赋值的区别
2. 寄存器的建立时间和保持时间
3. 时钟倾斜和时钟偏移是什么
4. 亚稳态是怎么产生的？如何避免亚稳态
5. 如何在两个异步时钟之间传输信号
6. 下面程序的输出是什么
```verilog HDL
module quest_for_out();
integer i;
reg clk;
initial begin
clk = 0;
# $finish;
end
always #1 clk = !clk;
always @(posedge clk) begin
for(i = 0; i< 8; i = i+1)begin
if(i == 5)begin
disable FOR_OUT;
end
$display("Current i" %g",i);
end
end
endmodule
```
7. 解释竞争和冒险？分析下面电路是否有竞争和冒险现象，并给出解决方案。
8. 使用AND4 AND2 OR2 INV等逻辑门器件搭建下面的Verilog 代码
> assign out = (a[3:0] != 4'b1010);
9. 实现边沿检测电路，应检测到上升沿和下降沿，其中
- 输入clk, rst_n, data_i
- 输出edge_rising, edge_falling, edge_both
10. 实现三分频电路，并且占空比是50%，其中：
- 输入：clk, rst_n
- 输出：clk_div
11. 用verilog语言描述下面的状态机：